Verilog寫分段函數出現的問題,為什麼模擬出來suo一直為0,是不是取值範圍不能這樣寫啊?Joshua Pang2016-11-04 06:26:02

為什麼都是邏輯或呢……?

感覺第一個判別式就覆蓋了從000000000到111111111的所有值那一直是0就很正常啊

Verilog寫分段函數出現的問題,為什麼模擬出來suo一直為0,是不是取值範圍不能這樣寫啊?tomcat2016-11-17 19:13:55

一樓正解。仔細想下或邏輯是什麼樣的邏輯。兩者只要一個成立結果就為真。所以第一個分支就覆蓋了所有輸入

Verilog寫分段函數出現的問題,為什麼模擬出來suo一直為0,是不是取值範圍不能這樣寫啊?Champion2017-02-17 18:53:30

越看越像c語言

Verilog寫分段函數出現的問題,為什麼模擬出來suo一直為0,是不是取值範圍不能這樣寫啊?master2017-05-09 13:58:30

建議自己看下邏輯或和邏輯與,傻傻分不清楚還寫邏輯電路。

else if((high_low_result>=9‘b000000001) ||

(high_low_result<=9'b111111111))

suo<=1’b0;

這條邏輯的最後一個條件已經定義了high_low_result所有可能的情況 suo都輸出0,所以你寫的程式只會輸出0;

你想表達的應該是邏輯與,但是邏輯與也不對,綜上所述,樓主連分段函式的條件都沒搞清楚。

Verilog寫分段函數出現的問題,為什麼模擬出來suo一直為0,是不是取值範圍不能這樣寫啊?好好2018-04-13 09:06:52

請問 你的 程式程式碼 還在嗎