隨著SSD（固態硬碟）市場的興起，NAND Flash的特性也越來越受到重視。本文從NAND Flash的內部電路出發，簡述NAND Flash的讀操作。對其有清楚的瞭解對於flash特性測試，以及LDPC演算法的設計有著至關重要的影響。
1。 NAND Flash的基本結構
其結構如下圖所示，儲存cell透過drain或source的互聯順序排列成一個string，其中MBLS和MSLS是普通的NMOS管。
和所有型別的Flash一樣，儲存在NAND Flash cell中data與其門限電壓（threshold voltage） Vth有著直接關聯。以SLC為例，如下圖所示。
如果cell的data = “1”，即位於earse state，如果data = “0”，則其處於program state。如果一個cell中能儲存n bit的data，那麼它就會有
個Vth分佈狀態。對於MLC和TLC，其cell儲存的data bit分別為2和3，分別有4，8個state。
Flash cell和所有的MOS管一樣，cell的電流
。因此透過檢測電流的強度，可以判斷出flash cell的Vth分佈狀態，進而可以讀出其儲存的data。由於flash cell是排列成一個string，所以在讀其中一個cell時，需要保證這個cell不受其它cell的影響。因此，需要對string中其他cell的門極上施加VPASS電壓，如上圖所示，且VPASS>Vthmax。
和所有MOS管一樣，在對flash cell施加一個門極電壓VGS時（也成為讀電壓Vread），根據Vread的大小，cell會處於三個工作狀態：截至，導通，以及飽和。在導通狀態時，cell的電流ID為：
2。 sensing circuit
在NAND Flash中，有成千上萬個這樣的string結構，也因此需要成千上萬個採集電流的電路結構（sensing circuit）來檢測cell的電流大小。為了說明讀操作，以傳統的sensing circuit結構為例。如下圖所示：
CBL是bitline的寄生電容。上圖中，恆壓源VPRE先向CBL充電，此階段為充電階段，時長TPRE。在分析CBL放電之前，需要了解一個概念——minimum erase current （IEARMIN）：
對於erase state的cell，施加VREAD時，其電流大小與VTH值成反比，所以最小電流對應的是VTH2，如下圖：
則其最小電流
，如下圖：
T0後，CBL不再充電，處於floating的狀態，等待cell
read operation。T1後，相關cell施加Vread電壓，cell string開始抽電流。當cell位於erased state （state ‘1’）時，
；位於programmed state（state ‘0’）時，
；
T0後，CBL與comparator相連，比較電壓為VSEN。根據已有這些引數，定義
Teval後，將實際的VBL與VSEN相比較。如果cell位於state ‘1’，Teval後
，輸出1；如果cell位於state ‘0’，Teval後
，輸出0。
以上為基本的讀操作過程。所以，對於一次讀操作SRO（Single Read Operation），在充電電壓VPRE，比較電壓VSEN，放電時間TEVAL等引數條件下，由比較器判斷出cell的VTH與VREAD的大小關係。
3。 page buffer
上述只是對read operation的簡單描述，實際的sensing
circuit是一個page buffer，如下圖：
在讀操作時，與同一WL
（wordline）相連的cell施加的VREAD，同時執行讀操作。因此每個BL （bitline）都會有一個page buffer。基本的page buffer結構如下圖所示：
其操作過程歸納如下：
結合page buffer的電路結構，
1。 充電階段：MPCH施加VDD+VTHN， MSEL施加VPRE，MHV導通，此時CBL和CSO開始充電，分別至
，VDD。string上的相關cell施加VREAD和VPASS，MBLS施加VDD，但是MSLS 不導通。
2。 MPCH和MSEL關斷，CBL和CSO懸浮。在MSLS導通後，string 開始從CBL抽電流。根據cell的VTH大小和VREAD值，ICELL的值不同。
3。 TEVAL後，MSEL施加VSEN，如果此時
， MSEL導通 ，VSO=VBL，這說明cell的
，平均電流大於
。反之 ，平均電流小於
， MSEL不導通，VSO=VDD。
其中，Average Threshold
Current 定義為
相應的時序圖如下所示：
4。 LATCH Output
LATCH的結構圖及相關時序圖如下：
在SRO開始之前，LATCH的OUT端接ground，強制拉低。在SRO結束後，LAT訊號拉高，SO端的訊號送給LATCH，有如下兩種情況：
1。 如果VSO=VDD，則MLAT和MSO都導通，OUT_N拉低，則OUT輸出“1”，即表明cell處於erase
state；
2。 如果VSO =
VSEN-VTHN，則MLAT無法導通，OUT_N保持為高電平，則OUT輸出“0”，即表明cell處於program state。
至此，一次完整的read operation完成。
Reference：
1。 Rino Micheloni， Luca Crippa， Alessia
Marelli， “Inside NAND Flash Memories”，Springer。
2。 R Bez，E Camerlenghi，A Modelli，
“Introduction to Flash Memory”， Proceedings
of the IEEE， Vol。 91， No。 4， 2003。
